Т а б л и ч н о е п р е д с т а в л е н и е ф у н к ц и о н и р о в а н и я п о л у с у м м а т о р а
о п и с ы в а е т с я с л е д у ю щ и м и лог.н-4'eCiKibMii ф у н к ц и я м и :
|
|
У \ = |
х \ ■ Х -2 V -V| • х 3 = А"|© -V.,; |
|
|
уг = |
А Т - А Д . |
|
|
Таблица 13.3 |
Вход 1 |
Вход 2 |
Выход |
Выход |
|
|
5 |
Р |
АД |
Д*и |
l/i |
У» |
0 |
0 |
0 |
0 |
0 |
1 |
1 |
0 |
1 |
0 |
1 |
0 |
1 |
1 |
0 |
1 |
Р и с . 13.27.
С целью сокращения количества оборудования, учитывая взаимосвязанность уравнений при их реализации, представим
приведенную систему уравнении |
в следующем |
виде: |
У 1 = |
( ад |
V А .,) • (АД • д д ) ; |
|
У2 = |
А,-АД. |
|
|
Схема полусумматора |
для |
этого случая |
показана на |
рис. 13.27. Она содержит один элемент ИЛИ, один элемент НН и два элемента И.
Одноразрядный сумматор на три входа (ОС-3). Этот тип одноразрядного сумматора предназначается для сложения трех
разрядов: ад, х 2, |
а 3, |
одновременно |
поступающих на входы, и |
имеет два выхода: выход суммы 5 и выход переноса Р. |
Работа сумматора описывается табл. 13.4. |
|
|
|
|
|
Таблица 13А |
Вход |
1 |
Вход 2 |
Вход 3 |
Выход S |
Выход Р |
Х1 |
|
Хп |
-**3 |
У\ |
!h |
0 |
|
0 |
0 |
0 |
0 |
0 |
|
0 |
1 |
1 |
0 |
0 |
|
1 |
0 |
I |
0 |
0 |
|
1 |
1 |
0 |
1 |
1 |
|
0 |
0 |
1 |
0 |
1 |
|
п |
1 |
0 |
1 |
1 |
|
1 |
0 |
0 |
1 |
1 |
|
1 |
1 |
1 |
1 |
Т а б л и ч н о е п р е д с т а в л е н и е ф у н к ц и о н и р о в а н и я с у м м а т о р а м о
ж е т б ы т ь з а м е н е н о с и с т е м о й л о г и ч е с к и х у р а в н е н и й : |
|
у х — А, ■ Х2■ Ая V JC, ■Х2■ Х3 V А.', • А'г • А3 V Aj • А2 • А3 = Х г © |
А2 © Л'3; |
У •> ~ |
Ад \ / Ад ■А3 \/ Aj • А3, |
|
или после упрощения: |
|
|
Ul = |
( А , V А 2 V А3) V (Aj • А 2 ■Ад) • (А , ■А , V Х ±• Ад V |
А , ■А 3); |
|
Уг = |
А, • А , V Аг • Ад V а , ■А'д. |
|
Имея логические уравнения, можно построить функциональ ную схему ОС-3. Это построение осуществляется двумя спосо бами: с .использованием логических элементов основной системы (И, ИЛИ, НЕ) ;и на базе полусумматоров. Реализация схемы ОС-3 на полусумматорах показана на рис. 13.28.
Рис. ИЗЯ8. |
Рис. 13.29. |
Схема содержит два полусумматора |
и один элемент ИЛИ |
на два входа. На выходах первого полусумматора образуются кодовые сигналы промежуточной суммы и переноса, как резуль
тат сложения двух переменных A j и |
а 2. На втором полусумма |
торе производится сложение разряда |
промежуточной суммы S, |
и третьего слагаемого х3. На выходе суммы этого полусумма тора образуется значение сигнала суммы трех слагаемых. Сиг нал переноса образуется на выходе дизъюнктора в результате логического сложения переносов с выходов обоих полусумма торов.
Условное графическое обозначение одноразрядного комбина ционного сумматора на три входа приведено на рис. 13.29.
При построении многоразрядного комбинационного сумма тора третий вход ОС-3 используется для подачи кодового сиг нала с выхода переноса соседнего младшего разряда.
§ 13.5. Особенности построения узлов цифровых вычислительных устройств на интегральных схемах
Из предыдущего видно, что по своей сложности и выполняе мым функциям узлы цифровых вычислительных машин пред ставляют собой более высшую ступень по сравнению с элемен тами'. Более того, они строятся на базе элементов.
Способы построения узлов цифровых вычислительных уст ройств на интегральных схемах зависят от степени их интегра ции. При элементной интеграции построение узлов мало чем отличается от обычного, если не считать, что в этом случае не приходится заниматься- -мантажем схем элементов. Элементы
винтегральном исполнении обычно выполняются стандартными,
ипостроение узлов сводится к выбору типов элементов и их соединению в нужной последовательности. ■
Для примера .произведем построение схемы полусумматора на интегральных1гибридных микросхемах серии 211. Эта серия содержит 12 типов микросхем. Основу логических элементов составляют схемы ИЛИ—НЕ и НЕ. Логические.выражении для построения полусумматора на элементах этого базиса могут быть по.тучены в результате преобразования исходного выра жения следующим образом:
S = |
(a'i \/ х 2)• (х2• х2) — |
V ад) V ад) —■(Xj \/ |
х2) \/ (х* V х2); |
Р = х, ■х, = х, V х2. |
|
|
|
|
|
Функциональная схема полусумматора |
представлена |
на |
|
|
рис. |
13.30. |
тилов интег- |
|
|
Выбор |
|
|
рал ьных |
м икросхем |
из |
|
|
серин |
для |
|
построения |
|
|
узлов производится о уче |
|
|
том следующих основных |
|
|
требований: |
микросхем |
|
|
— набор |
|
|
должен обеспечивать |
воз |
|
|
можность построения схе |
|
|
мы узла;' |
|
|
|
|
Рис. 16.30. |
— общее |
количество |
мых |
микросхем должны |
и число типов используе- |
быть по возможности минимальными; |
— микросхемы, используемые для построения узла, не долж ны вносить большую избыточность элементов;
— используемые микросхемы должны позволять строить узел при наличии небольшого числа дополнительных связей.
В рассматриваемом примере для построения полусумматора может быть использована из сеони микросхема одного типа — 2ЛБ117, содержащая четыре двухвходовых схемы ИЛИ—НЕ
и. один инвертор. Принципиальная схема полусумматора изоб ражена на рис. 13.31. Пунктиром показаны внешние'соединения выж)дов микросхемы.
Г Л А В А /•/
АРИФМЕТИЧЕСКИЕ УСТРОЙСТВА
§ 14.1. Принципы построения и основные характеристики арифметических устройств
Арифметическим устройством (АУ) ЦВМ называется часть вычислительной машины, основным 'назначением которой явля ется выполнение арифметических операций.
Арифметической операцией называется операция машины, включающая в качестве основной операцию, в которой операн ды воспринимаются как числа и результат которой является также числом. Основной арифметической операцией является операция сложения, так как остальные три операции сводятся
вконечном счете к сложению и сдвигам.
Всовременных'-машинах АУ помимо арифметических опера
ций выполняет логические преобразования над числами и ко мандами и называется арифметико-логическим (арифметичес ким и логическим) устройством (АЛУ).
Основными логическими операциями являются сдвиг и по разрядные операции, т. е. операции при выполнении которых значение каждого разряда слова-результата зависит только от значений соответствующих разрядов в каждом из слов операн дов. К поразрядным операциям относятся, 'например, логическое сложение, логическое умножение и другие логические операции. Логические операции используются для формировании новых чисел и команд, выделения части числа и т. п.
В состав АЛУ обычно входят сумматор, регистры и логичес кие схемы. Сумматор и регистры используются для хранения операндов и образования результата вычислений и составляют арифметическое устройство АЛУ; логические схемы осуществ ляют необходимые преобразования информации и составляют логическое устройство АЛУ.
В дальнейшем устройство машины, которое служит для вы-
полнения арифметических и логических преобразований 'инфор мации, называется арифметическим устройством.
Арифметические устройства характеризуются рядом пока зателей, из которых в качестве основных можно выделить: сис тему выполняемых операций, быстродействие, разрядность, ап паратурный состав, принцип выполнения арифметических опе раций, форму чисел, характер аппаратурного построения.
Система выполняемых операций характеризует универсаль ность и гибкость арифметического устройства, чем больше опе раций может выполнять АУ, тем шире его возможности. Ариф метические устройства современных ЦВМ общего назначения обеспечивают выполнение всех арифметических и до 10—12 ло гических и вспомогательных операций.
Быстродействие арифметического устройства характеризует скорость выполнения операций и обычно определяется временем, затрачиваемым на выполнение операции сложения. В некото рых случаях быстродействие АУ характеризуют средним числом операций, выполняемых в секунду.
Разрядность арифметического устройства характеризуется количеством разрядов чисел, с которыми может оперировать АУ. Разрядность определяет точность вычислений, В большин
стве случаев разрядность арифметического |
устройства близка |
к общей разрядности машины (как правило, |
превышает общую |
разрядность на несколько разрядов). |
|
Аппаратурный состав АУ оценивается типом и количеством элементов н деталей, приходящихся на один разряд арифмети ческого устройства. Аппаратурный состав определяет сложность, возможное быстродействие и надежность арифметического уст
ройства. |
выполнения |
основной арифметической опера |
По способу |
ции — сложения |
различают |
последовательные и параллельные |
арифметические устройства. В последовательных АУ сложение производится последовательно разряд за разрядом, в параллель ных-—одновременно во всех разрядах. Сложность последова тельных АУ не зависит от разрядности обрабатываемых чисел, они просты по устройству, но имеют низкое быстродействие. Последовательные АУ широко применяются в специализиро ванных ЦВМ, в которых предъявляются жесткие требования к весу и габаритам и невысокие требования к быстродействию.
Параллельные арифметические, устройства обладают высо ким быстродействием, но имеют большой аппаратурный состав.
По способу представления чисел арифметические устройства делятся на АУ для чисел с фиксированной запятой, АУ для ■чисел с плавающей запятой и АУ для десятичных чисел.
Представление чисел в форме с фиксированной запятой ис пользуется, в основном, в малых и специализированных ЦВМ. Современные средние и большие ЦВМ позволяют производить
операции «ад числами с фиксированной и плавающей запятой и десятичными числами.
По способу организации работы различают синхронные и асинхронные арифметические устройства.
По принципу использования элементов и узлов АУ делится на блочные и .многофункциональные. В блочных устройствах опе рации над числами с фиксированной и плавающей запятой и с десятичными числами выполняются в отдельных специализиро ванных! на выполнение узкого круга операций блоках. Блочные АУ обычно включают в свой состав многоразрядный сумматор, блок перемножения и деления и блок выполнения логических операций. Они обладают высоким быстродействием, так как по зволяют совместить выполнение нескольких операций, но имеют большой объем аппаратуры.
Многофункциональные АУ не имеют четко разделенных функциональных блоков. Большинство операций для всех форм представления чисел выполняется на одних н тех же узлах, которые для выполнения очередной операции соединяются ме жду собою с помощью логических схе/м, либо по схеме блока суммирования, либо по схеме блока умножения, либо по схеме блока деления. К достопнетбам многофункциональных АУ следует отнести более рациональное использование аппаратуры, поэтому в настоящее время они находят преимущественное при менение.
По структуре арифметические устройства делятся на АУ с ' непосредственными связями и АУ с .магистральной структурой.
В АУ о непосредственными связями сумматор и схемы для выполнения логических операций соединены непосредственно с выходами соответствующих регистров АУ. .При этом операнды, участвующие в операции, снимаются строго с определенных регистров и результат образуется также в определенных ре гистрах.
В многорегистровых АУ с магистральной структурой входы сумматора и схем для выполнения логических операций соеди нены с выходной магистральной шиной регистров, на которую
спомощью блока управления может быть подана информация
слюбого регистра арифметического устройства. Выходы сум матора и схем для выполнения логических операций соединены
свходной машепральнай шиной .регистров, и блок управления может записать результат в любой регистр.
§14.2. Многоразрядные сумматоры. Классификация сумматоров
Сумматором назьивается узел арифметического устройства, посредством которого осуществляется алгебраическое сумми рование чисел. Классификацию сумматоров обычно проводят по ряду признаков.
По основанию системы счисления суммируемых чисел сум маторы делят >на двоичные, десятичные, двоично-десятичные и т. д.
По способу суммирования чисел различают последователь ные. параллельные и смешанные (параллельно-последователь ные) сумматоры.
По способу передачи единицы переноса в старший разряд сумматоры делят на сумматоры с последовательным, сквозным п групповым переносом.
По тину используемых одноразрядных сумматоров разли чают комбинационные инакапливающие сумматоры.
По принципу действия сумматоры делят на синхронные
иасинхронные.
В.последовательных сумматорах1 суммирование слагаемых производится последовательно разряд за разрядом, начиная с младших,, В параллельных сумматорах слагаемые подаются одновременно всеми разрядами и, следовательно, суммирование во всех разрядах производится параллельно (одновременно)'. Смешанные схемы сумматоров используются в тех случаях, когда количество одноразрядных сумматоров меньше числа разрядов слагаемых. В этом случае сумматор собирается по параллельно^й схеме, а на его входы последовательно по времени подаются группы разрядов слагаемых.
Всумматорах о последовательным переносом единица пере носа в старший разряд передается последовательно от одного разряда к другому. В сумматорах со сквозным .переносом еди ница переноса непосредственно передается в соответствующий старший разряд и одновременно поступает на предшествующие разряды. При групповом переносе разряды сумматора делятся на группы, .передача единицы переноса внутри группы идет по
цепи сквозного переноса, а между группами — последовательно от группы к группе.
Комбинационные сумматоры собираются на одноразрядных двухвходовых (ОС-2) или трехвходовых (ОС-3) комбинацион ных сумматора». Накапливающие сумматоры собираются на одноразрядных сумматорах (ОС-1), выполненных на триггерах. Они могут запоминать сумму я .позволяют последовательно суммировать группу слагаемых, т. е. накапливать результат ■суммирования.
•В синхронных сумматорах время, отводимое на суммирова ние, постоянно н не зависит от -значений слагаемых. Оно выби рается равным максимальному времени суммирования tc„M— = ^CVMmnx == const. В асинхронных сумматора» время сумми рования зависит от вида слагаемых, точнее от длины переносов и является величиной переменной, лежащей в пределах /СуМШ,п <
f <■ /
^**сум^ ‘'сум шах*
Очевидно, |
что |
''сум = 4ум min) |
когда переносов 'Вообще нет, |
и tcyM= |
max. |
когда единица |
переноса передается из млад |
шего в самый старший разряд. Большинство сумматоров совре менных ЦВМ .построены по синхронной схеме.
Комбинационный последовательный сумматор
Структурная .схема комбинационного последовательного сумматора приведена на рис. 14.1. В состав сумматора .входят
|
Рис. |
14.1. |
|
трехвходовый комбинационным |
одноразрядный сумматор SM, |
три сдвигающих регистра |
PirX, |
РгУ, PcS, элемент |
задержки |
и цепи управления вводом |
слагаемы» X (xlt х2, лг3, |
. . . , хп), |
У(уь у2, Уз, ■■ •, У„) и выводом суммы 5 (sb s2, s3, . . ■, sn).
Перед началом суммирования слагаемые X и У записыва ются в регистрах слагаемых РгЛ' и РгУ. С началом суммиро вания на регистры слагаемых с периодом Т подаются импульсы сдвига ИСЬ при этом слагаемые X и У последовательно разряд за разрядом, начиная с младших разрядов, подаются на сумма тор. Значение очередного разряда суммы S, подается на регистр суммы PnS. Для сдвига вычисленных разрядов суммы .вправо на вход адепта регистра Рг5 подаются сдвигающие импульсы ИС2, которые сдвинуты относительно импульсов ИС| на время переходных процессов в сумматоре тсум. Единица переноса с выхода Р сумматора подается на элемент задержки, выполняю щий роль промежуточной памяти. Время задержки выбирается
равным |
тзад = Р — тсум , поэтому единица переноса |
Рщ+т) |
появляется на входе Р сумматора в момент t -Утсум + тзад = |
t-\-T, |
т. е. одновременно с поступлением на входы сумматора оче редных разрядов слагаемы» xL и уг
Для обеспечения алгебраического суммирования слагаемые X и У обычно представляются в дополнительном модифициро-
ванном коде. Обратный код в подобных сумматорах предпочи тают не использовать, так пак в них трудно осуществить цикли ческим перенос из знакового разряда в младший.
При суммировании модифицированных дополнительных ко
дов |
подается |
п + 2 |
сдвигающих импульсов с периодом следова |
ния, |
равным |
Т. В этом случае -время 'Суммирования синхронного |
сумматора будет равно: |
|
|
|
|
|
^сум — (Л 1- 1)7’+ тсун- |
(14.1 |
Для сумматоров, от которых не требуется высокого быстро |
действия, 7’^>тсум, |
поэтому (14.1) |
для них .можно |
записать |
в виде |
|
|
|
|
|
|
|
Дум = (« + 1 )7 ’ |
( Г » т сум). |
(14.2) |
Для быстродействующих сумматоров наоборот величину пе риода Т выбирают из условия Т ге;тсум, в этом случае время суммирования будет равно:
Дум > (« + 2) v » (« + 2)Т |
( Г « т сум). |
(14.3) |
Достоинством последовательного сумматора является -исклю чительная простота схемы, основным недостатком — низкое бы стродействие. Последовательные комбинационные сумматоры обычно используются в СЦВМ, для которых не требуется высо кого быстродействия.
Комбинационные параллельные сумматоры
Схема параллельного комбинационного сумматора с после довательной передачей единицы переноса приведена на рис. 14.2.
Сумматор состоит из цепочки трехвходовых одноразрядных комбинационных сумматоров и цепей управления вводом сла гаемых Х(хь х2, . • х„) Hi Y{уи 1/2. • ■ Уп) И выводом суммы
S (Sj, sa, . . . , s„).
Сигнал переноса с выхода Р предыдущего сумматора подает ся на вход переноса последующего. В каждом из сумматоров сигнал переноса задерживается на время тсум. Так как единица переноса передается последовательно от сумматора к сумма тору, то максимальное время задержки единицы переноса при суммировании модифицированных кодов равно:
^зал шах (^ ~Г 1) хсум-
Время суммирования параллельного синхронного сумма тора зависит от времени задержки импульсов переноса и опре деляется выражением
^сум = ^зад шах + х сум ^ ( У- 4 ” 2 ) Тсуы , |
( 1 4 . 4 ) |
