Схемотехника / Контрольные вопросы экзамена по предмету cхемотехника
.docxКонтрольные вопросы для подготовки к сдаче экзамена по предмету «Схемотехника»
Вечерний ф-т 2009г. Лектор Новиков Г.Г. в билете 3 вопроса, по цветам.
1. Способы представления цифровой информации. Основные характеристики элементов ЭВМ. Логическая модель элементов с потенциальным представлением информации.
2. Перeключательная характеристика цифрового элемента. Понятие Базиса. Таблицы Истинности, Прямые и инверсные входы и выходы логических элементов. УГО элементов.
3. Реализация функций Алгебры логики (ФАЛ) на элементах ЭВМ. Способы задания функций. Переход от одних способов задания ФАЛ к другим.Минимизация Методом Квайна Мак-Класски.
4. Построение комбинационных схем на логических элементах. Технологии минимизации комбинационных схем. Использование диаграмм Вейча для минимизации ФАЛ.
5. Задачи анализа и синтеза цифровых схем. Минимизация не полностью определенных ФАЛ.
6. Мультиплексоры и их назначение. УГО. Увеличение разрядности мультиплексоров. Реализация ФАЛ на мультиплексоре.
7. Дешифраторы и их назначение, построение, увеличение разрядности дешифраторов. Реализация ФАЛ на дешифраторе.
8. Использование мультиплексоров, дешифраторов и запоминающих устройств для построения логических функций.
9. Сумматоры. Комбинационные сумматоры. Принципы организации цепей переноса в сумматорах.
10. Сумматоры. Накапливающие сумматоры. Принципы организации цепей переноса в сумматорах.
11. Сумматоры. Принципы организации цепей переноса в сумматорах.
12. Элементарные триггерные ячейки на элементах И-НЕ и ИЛИ-НЕ. RS- триггер, таблица и матрица переходов.
13. Триггерные схемы. Классификация. Таблицы и матрицы переходов. Построение произвольного триггера на базе RS - триггера.
14. Триггерные схемы. Классификация. Таблицы и матрицы переходов. Построение триггера на базе DV триггера.
15. Триггерные схемы. Классификация. Таблицы и матрицы переходов. Построение о триггера на базе JK триггера.
16. Асинхронные и синхронные триггерные схемы. Двухступенчатые триггерные схемы.
17. Схемы триггеров со статическим и динамическим управлением записью.
18. Синхронные и асинхронные одноступенчатые триггеры типов RS,DV,T
19. JK-MS и DV-MS триггеры. Схема, временная диаграмма, определение параметров.
20. Триггер с динамическим управлением записью. Особенности работы. Временная диаграмма.
21. Регистры. Классификация. УГО регистров. Регистры хранения и регистры сдвига. Реверсивный регистр.
22. Регистры хранения и регистры сдвига. Обобщенная схема регистра сдвига.
23. Счетчики. Классификация счетчиков. Понятие модуля пересчета. Схемы суммирующих и вычитающих счетчиков. Временные параметры.
24. Счетчик по модулю М. Проектирование счетчиков. Изменение модуля пересчета.
25. Проектирование счетчика с заданным набором состояний на RS триггерах.
26. Проектирование счетчика с заданным набором состояний на DV триггерах.
27. Проектирование счетчика с заданным набором состояний на JK триггерах.
28. Счетчики. Реверсивный счетчик. Функция параллельной загрузки. Увеличение разрядности.
29. Асинхронные счетчики. Построение счетчика произвольной разрядности. Организация цепей переноса в асинхронных счетчиках.
30. Микросхемы памяти. Организация микросхемы памяти с произвольной выборкой. Временная диаграмма цикла записи.
31. Микросхемы памяти. Общая структура микросхемы памяти с произвольной выборкой. Временная диаграмма цикла чтения.
32. Реализация ФАЛ на микросхеме памяти.
33. Запоминающая ячейка статического типа, устройство и принцип работы.
34. Запоминающая ячейка динамического типа, устройство и принцип работы.
35. Программируемые логические интегральные схемы. Основные принципы построения ПЛМ.
36. Обобщенная структура ПЛИС FPGA. Основные элементы, их назначение принцип работы.
37. Обобщенная структура ПЛИС FPGA. Назначение и устройство CLB.
38. Реализация логических функций в ПЛИС, LUT- назначение и устройство.
39. Блоки ввода вывода Плис, Теневая память. Программируемые соединения.