Kandaurova_N_Vychislitelnye_sistemy_seti_i_telekommunikatsii

Структурная схема полусумматора и его обозначение на принципиальных электрических схемах представлены на рисунке 3.5.

ai bi

& Pi

a

Рисунок 3.5 – Структурная схема полусумматора (а) и обозначение полусумматора (б)

Таблица истинности сумматора, учитывающего сигнал переноса рi-1 из предыдущего разряда, представлена таблицей 3.5.

Таблица 3.5 – Таблица истинности комбинационного сумматора на 3 входа

Исходные логические зависимости, формируемые по таблице 3.5, имеют следующие совершенные ДНФ (индексы справа опущены):

Si abp ab p ab p abp;

Pi abp abp ab p abp.

Преобразование этих выражений приводит к следующим зависимостям:

Si p(ab ab) b(a p ap) a(b p bp) p(a b) b(a p) a(b p); Pi ab ap bp.

40

По этим зависимостям построим структурную схему полного

Рисунок 3.6 – Структурная схема сумматора (а) и условное изображение (б)

Структурная схема многоразрядного (n-разрядного) сумматора изображена на рисунке 3.7.

Рисунок 3.7 – Структурная схема многоразрядного сумматора

3.3. Схемы с памятью

Наличие памяти в схеме позволяет запоминать промежуточные состояния обработки и учитывать их значения в дальнейших преобразованиях [23, 24, 25].

41

В качестве простейших запоминающих элементов, способных хранить 0 или 1 в электронных схемах вычислительных систем, сетей и телекоммуникаций, используются триггеры.

Триггер имеет вход R (Reset – сброс) для установки элемента в «нулевое» состояние и вход S (Set – установка) для установки элемента в «единичное» состояние. При отсутствии сигналов R=S=0 элемент должен сохранять свое состояние до тех пор, пока не будут получены новые сигналы на входе R или S.

Условия работы триггера (таблица 3.6) могут быть показаны в виде таблицы переходов триггера из состояния t в состояние t+1.

Таблица 3.6 – Таблица переходов триггера

Содержание таблицы расшифровывается следующим образом. Элемент памяти (триггер) может сохранять значение qt=0 или qt=1 в зависимости от ранее установленного состояния qt. При отсутствии входных сигналов на входах R и S (R=0 и S=0) значения qt+1 в первой строке таблицы в точности повторяют значения qt, это режим хранения. Если на вход S поступает сигнал установки «единицы» (S=l), то qt+1=1 независимо от своего состояния qt. При поступлении сигнала R=l (сигнала установки «нуля») триггер независимо от своего состояния qt принимает значение, равное нулю, qt+1=0. Одновременное поступление сигналов на входы R и S (R=1 и S=1) является запрещенной ситуацией.

По таблице 3.6 может быть построена диаграмма Вейча (таблица 3.7).

Таблица 3.7 – Диаграмма Вейча для таблицы переходов триггера

В этой таблице заливкой отмечены запрещенные комбинации входных сигналов R=S=1. Эти комбинации могут быть использованы для упрощения

42

логических зависимостей. Логическая зависимость, описывающая работу элемента памяти, принимает вид:

qt 1 Rt S t qt Rt St qt Rt St qt .

Проведя эквивалентные преобразования с применением закона склеивания, получим уравнение:

qt 1 Rt St Rt qt .

Добавление в него запрещѐнных комбинаций, помеченных заливкой в диаграмме Вейча, и с учѐтом склеивания

Rt St qt Rt St qt Rt St ,

позволяет еще больше упростить уравнение триггера:

qt 1 Rt St Rt qt Rt St St (Rt Rt ) Rt qt St Rt qt .

Для реализации полученной зависимости в базисе И-НЕ применим правило де Моргана и получим функцию

qt 1 St Rt qt St Rt qt .

По данной зависимости можно построить схему асинхронного RSтриггера (рисунок 3.8), применяемого в блоках управления компьютеров. Дополнение этого триггера комбинационными схемами синхронизации на входе и выходе позволяет получить триггеры с более сложной логикой работы: синхронные RS-, Т-, JK-, D-триггеры и целый ряд комбинированных

RST-, JKRS-, DRS-триггеров.

Рисунок 3.8 – Схема асинхронного RS-триггера: а – схема; 6 – обозначение на принципиальных электрических схемах; в – временная диаграмма

Прописные буквы в названиях любых триггеров обозначают:

R (Reset – сброс) – вход установки триггера в нулевое состояние, Q=0;

S (Set – установка) – вход установки триггера в единичное состояние, Q=l;

Т (Toggle – релаксатор) – счетный вход триггера;

J (Jerk – внезапное включение) – вход установки JK-триггера в единичное состояние, Q=l;

К (Kill – внезапное выключение) – Q=0;

С (Clock – часы) – вход синхронизирующих тактовых импульсов.

43

На рисунке 3.9 показана схема синхронного однотактного RS-триггера (а) и его условное обозначение на принципиальных электрических схемах (б). Здесь появился новый вход с – вход синхронизирующих тактовых импульсов.

Рисунок 3.9 – Схема синхронного однотактного RS-триггера: а – схема; 6 – обозначение на принципиальных электрических схемах

На рисунке 3.10 приведена схема Т-триггера (триггера со счетным входом). Таблица переходов (таблица 3.8) и диаграмма работы (рисунок 3.10 в) отражают динамику работы этого элемента. При значении Хt=0 триггер сохраняет свое ранее установленное состояние, при Хt=1 триггер переходит в противоположное состояние.

Рисунок 3.10 – Схема триггера со счетным входом: а – функциональная схема; б – условное обозначение; в – временная диаграмма

Таблица 3.8 – Таблица переходов Т-триггера

Используя таблицу переходов с учѐтом выделенного заливкой, можно легко получить логическую функцию, реализуемую Т-триггером:

44

qt 1 qt хt qt хt qt xt .

Нетрудно видеть, что эта зависимость похожа на функцию одноразрядного комбинационного полусумматора.

Регистром называется узел, предназначенный для приема, временного хранения и выдачи машинного слова. Регистры представляют собой совокупность триггеров, число которых соответствует числу разрядов в слове, и вспомогательных схем, обеспечивающих выполнение различных операций над словом.

На рисунке 3.11 показана функциональная схема n-разрядного регистра (а), построенного на RS-триггерах, и его условное обозначение (б). Информация в регистр записывается под действием сигнала «Запись».

Рисунок 3.11 – Схема регистра на RS-триггерах: а – функциональная схема; б – условное обозначение регистра

На рисунке 3.12 изображена функциональная схема того же регистра, дополненная логическими элементами для преобразования хранящегося на регистре кода. По сигналу «Прямой код» с регистра считывается прямой код хранящихся данных, а по сигналу «Обратный код» – инверсное значение каждого разряда слова. Если оба этих сигнала поступают одновременно, то считывается парафазный код хранящейся информации. Таким образом, данный регистр может выполнять 3 простейшие операции: считывать прямой код, считывать инверсный код и считывать парафазный код.

Более сложная логика на входе и выходе запоминающих элементов позволяет строить сдвигающие регистры.

45

Счетчик – это узел вычислительных систем, сетей и телекоммуникаций, позволяющий осуществлять подсчет поступающих на его вход сигналов и фиксацию результата в виде многоразрядного двоичного числа. Счетчик, состоящий из n-триггеров, позволяет подсчитывать до N

сигналов, связанных зависимостью

N = 2n или п = log2 N.

В таблице 3.9 представлена логика работы трех разрядов суммирующего счетчика на Т-триггерах. На рисунке 3.13 показана его схема и временная диаграмма его работы.

Рисунок 3.12 – Функциональная схема выдачи информации из n-разрядного регистра прямым, инверсным или парафазным кодом

Таблица 3.9 – Таблица переходов 3-разрядного суммирующего счетчика

Рисунок 3.13 – Организация счетчика на Т-триггерах: а – функциональная схема; б – временная диаграмма работы

46

Сумматор – это узел компьютера, в котором суммируются коды чисел. Любой сумматор представляет собой комбинацию одноразрядных сумматоров. Сумматоры различают по принципам построения: накапливающего и комбинационного типа.

Для построения сумматоров чаще применяют сумматоры

комбинационного типа (рисунок 3.14).

Регистр Рг1 предназначается для хранения кода первого операнда Оп1, регистр Рг2 – для хранения кода второго операнда Оп2. Сумматор по сигналам из устройства управления (УУ) настраивается на выполнение определенной машинной операции. Результат выполняемой операции фиксируется в регистре Рг3. При необходимости этот результат может использоваться для продолжения вычислений. Для этого предусматривается возможность перезаписи содержимого регистра Рг3 на Рг1, который используется в качестве значения одного из операндов при выполнении очередной операции.

Рисунок 3.14 – Упрощенная схема сумматора комбинационного типа

3.4. Проблемы и перспективы развития элементной базы

Все современные компьютеры строятся на микропроцессорных наборах [23, 24, 25], основу которых составляют большие (БИС) и сверхбольшие интегральные схемы (СБИС). Технологический принцип разработки и производства ИС действует уже более четверти века. Он заключается в послойном изготовлении частей электронных схем по циклу «программа – рисунок – схема». По программам на напыленный фоторезисторный слой наносится рисунок будущего слоя микросхемы. Затем рисунок протравливается, фиксируется, закрепляется и изолируется от новых слоев. На основе этого создается пространственная твердотельная структура. Например, СБИС типа Pentium включает около трех с половиной миллионов транзисторов, размещаемых в пятислойной структуре.

Ещѐ 5-10 лет назад доминирующей была оптическая литография, т.е. послойные рисунки на фоторезисторе микросхем наносились световым лучом. В то время ведущие компании, производящие микросхемы,

47

реализовали кристаллы с размерами примерно 400-600 мм2 для процессоров Pentium и 200-400 мм2 – для схем памяти. Минимальный размер линий (связей) составляет 0,25-0,135 мкм. Для сравнения: толщина человеческого волоса составляет примерно 100 мкм. Значит, на такой толщине можно нанести более 400 линий.

Дальнейшие успехи микроэлектроники были связаны с электронной (лазерной), ионной и рентгеновской литографией. Это позволяет выйти на размеры 0,065 мкм и менее. Это опзволяет реализовать кристаллы с размерами примерно 900 мм2 для процессоров Pentium и 400 мм2 – для схем памяти. При этом, на толщине человеческого волоса можно нанести 1-10 тысяч линий.

Такие высокие технологии порождают целый ряд проблем:

организация производства в чистых помещениях с применением сверхчистых мини-атмосфер;

борьба с нагревом при увеличении тактовой частоты работы ИС;

снижение тактовой частоты работы ИС для уменьшения нагрева;

уменьшение потребляемой мощности ИС до 1 вольта;

снижение рассеиваемой мощности ИС.

В настоящее время основой построения ИС является КМОПтехнология (комплементарные схемы, совместно использующие п- и p- переходы в транзисторах со структурой «металл-окисел-полупроводник»).

Дальнейший прогресс в повышении производительности может быть обеспечен за счет новых принципов построения и работы микросхем, и использования новых архитектурных решений. При этом, создание многоядерных микропроцессоров в рамках существующих технологий не вызывает особых проблем. Отдельные ядра микропроцессоров на СБИС или УБИС могут работать параллельно даже на понижннных частотах, обеспечивая при этом достаточно высокую эффективность.

Альтернативные поиски идут по многим направлениям. Молекулярные компьютеры. Проводятся опыты по синтезу молекул

на основе их стереохимического генетического кода, способных менять ориентацию и реагировать на воздействия током, светом и т.п.

Биокомпьютеры или нейрокомпьютеры. Идея создания подобных компьютеров базируется на основе теории перцептрона – искусственной нейронной сети, способной обучаться. Такая сеть обладает свойствами мозга и нервной системы и позволяет получить целый ряд преимуществ.

Квантовые компьютеры. Принцип работы элементов квантового компьютера основан на способности электрона в атоме иметь различные уровни энергии. Переход электрона с нижнего энергетического уровня на более высокий связан с поглощением фотона. При излучении фотона осуществляется обратный переход. Всеми подобными переходами можно управлять, используя действие электромагнитного поля от атомного или молекулярного генератора.

48

Оптические компьютеры. Многие устройства компьютеров используют оптику в своем составе: сканеры, дисплеи, лазерные принтеры, оптические диски CD-ROM и DVD-ROM. Успешно работают оптоволоконные линии связи. Остается создать устройство обработки информации с использованием световых потоков. Способность света параллельно распространяться в пространстве дает возможность создавать параллельные устройства обработки. Это позволило бы на много порядков ускорить быстродействие компьютеров.

Необходимо также отметить, что возможности микроэлектроники ещѐ до конца не исчерпвны. Ведущие фирмы Intel и AMD активно разрабатывают и производят 64-разрядные микропроцессоры, которые обеспечивают более высокую точность вычислений и практически неограниченное адресное пространство равное 264=24∙260=24∙240∙220=16∙220 Тбайт. Появление многоядерных микропроцессорных структур велось параллельно со стремлением производителей увеличить частоту работы микропроцессоров и других микросхем компьютеров.

Кроме этого, следует заметить, что под новую элементную базу параллельно развиваются и совершенствуются все составляющие программного обеспечения, а именно системное, прикладное и инструментальное программное обеспечение.

Литература

Список основной литературы

1.Бройдо В.Л., Ильина О.П. Вычислительные системы, сети и телекоммуникации. – 3-е изд. – СПб.: Питер, 2008.

2.Лихтарников Л. М., Сукачева Т.Г. Математическая логика: курс лекций. – СПб.: Лань,1998.

3.Пятибратов А.П. Вычислительные системы, сети и телекоммуникации: учебник / А.П. Пятибратов, Л.П. Гудыно, А.А. Кириченко; под ред. А.П. Пятибратова. – 4-е изд., перераб. и доп. – М.: Финансы и статистика; ИНФРА-М, 2008.

Список дополнительной литературы

1.Бройдо В.Л. Вычислительные системы, сети и телекоммуникации: учебник. – 2-е изд. – СПб.: Питер, 2005.

2.Информатика: учебник / под ред. Н.В. Макаровой. – М.: Финансы и статистика, 2004.

3.Основы современных компьютерных технологий: учебник / под ред. проф. А.Д. Хомоненко. – СПб.: КОРОНА принт, 2005.

4.Пятибратов А.П. Вычислительные системы, сети и телекоммуникации: учебник / А.П. Пятибратов, Л.П. Гудыно, А.А. Кириченко; под ред.

49