arx011010_ch2
.pdf
4.3.2. Дешифратор
Полный двоичный дешифратор, или декодер (от англ, decoder),– это операционный узел ЭВМ комбинационного типа, преобразующий n- разрядный двоичный позиционный код в m-разрядный
унитарный код, где m = 2n. На любом наборе входных переменных единица появляется только на одном из выходов, при нулях на остальных m – 1 выходах (или наоборот, если дешифратор имеет не прямые, а инверсные выходы).
Дешифраторы применяются в устройствах управления для дешифрации операций или микрокоманд в управляющие сигналы, в запоминающих устройствах для выбора ячейки памяти при записи или считывании информации и др. В соответствии с таблицей истинности двухразрядного (n = 2) дешифратора (табл. 4.8),
Таблица 9.
имеющего два входа х1 и х0 и четыре (m = 2n = 4) выхода y3 , y2 , y1 , y0 , можем записать
(4.3. a)
Индекс i выходных сигналов yi является десятичным эквивалентом двоичного кода X. Например, i= 2 для y2 определяется как
По наличию входа С дешифраторы подразделяются на нестробируемые
истробируемые.
Всоответствии с системой булевых функций (4.3) на рис. 4.46, а, б, в показаны соответственно функциональная схема дешифратора, УГО нестробируемого и стробируемого дешифраторов. Инверторы D1, D2 и D3, D4 называют адресными инверторами или адресными формирователями.
Они предназначены для того, чтобы каждый вход (x0, х1) представлял собой одну единичную нагрузку. Если добавить дополнительный стробирующий вход С (пунктир на рис. 4.46, а), то получим схему стробируемого дешифратора, который при С=1 работает в соответствии с таблицей истинности 4.8, а при С = 0 y3 = y2 = y1 = y0 = 0 .
Для стробируемого дешифратора
(4.3. б)
По входу С также ставят инвертор, аналогичный D1 – D4 (здесь для простоты схемы он не показан). Прямая реализация системы (4.3) приводит к структуре, показанной на рис. 4.46, а и называемой одноступенчатым (линейным) дешифратором.
40
Рис. 4.46.
Для построения многоразрядных дешифраторов применяют каскадное соединение дешифраторов меньшей разрядности. На рис. 4.47 приведена схема 4-разрядного стробируемого дешифратора на базе 2-разрядных стробируемых дешифраторов (рис. 4.46, в).
4.3.3. Демультиплексор
Демультиплексор (от англ, demultiplexer) –операционный узел ЭВМ, осуществляющий микрооперацию передачи сигнала с одного информационного входа на один из выходов. Демультиплексор имеет один информационный вход х, k адресных входовak −1 ,…, an , n = 2k выходов. Для
демультиплексора при k = 2, n = 4
(4.4.)
Из сравнения выражений (4.4) и (4.3) видно, что функцию демультиплексора реализует стробируемый дешифратор, если на вход С подать х, а входы дешифратора х1, x0 использовать как адресные входы демультиплексора.
С помощью демультиплексора возможно распределение одного входного сигнала по нескольким различным адресам и преобразование информации из последовательной формы в параллельную.
4.3.4. Шифратор.
Шифратор, или кодер (от англ coder),– операционный узел ЭВМ, выполняющий функцию, обратную дешифратору, т. е. преобразует унитарный код в двоичный позиционный. Он имеет m – 1 входов и n выходов (m = 2n). При подаче сигнала на один из входов (только на один) на выходе появляется двоичный КОД номера возбужденного входа. Закон функционирования шифратора для n = 2 приведен в табл. 4.9.
41
Рис. 4.47.
Таблица 10.
По табл. 10 можем записать
(4.5.)
Функциональная схема шифратора приведена на рис. 4.48, a,его УГО – на рис. 4.48, б.
4.3.5. Мультиплексор
Мультиплексор (от англ, multiplexer) операционный узел ЭВМ, осуществляющий микрооперацию передачи сигнала с любого информационного входа на один выход. Мультиплексор осуществляет функцию, обратную функции демультиплексора. При помощи k адресных входов ak −1 ,…, a0 в мультиплексоре можно выбирать один из n = 2k
информационных сигналов xn −1 ,…, xi ,…, x0 для передачи его на один выход. С
выходом соединяется тот вход, индекс i которого равен десятичному значению двоичного числа, определяемого адресными переменными.
Рис. 4.48.
Например, мультиплексор на 4 входа имеет переключательную функцию
(4.6.)
При а1 = 1, a0 = 0
Мультиплексор применяют: для преобразования параллельных цифровых кодов в последовательные с целью экономии числа контактов и линий связи; на выходах блоков при считывании информации по одной разрядной шине; в многоразрядных сдвигателях информации; для реализации различных булевых функций.
В соответствии с булевой функцией (4.6) на рис. 4.49, а, приведена функциональная схема мультиплексора на 4 канала со стробированием, а на рис. 4.49, б – его УГО.
При S = 0 мультиплексор функционирует в соответствии с выражением (4.6), при S = 1 y = 0 независимо от входов xi и аj.
Для мультиплексора со стробированием (рис. 4.49, а)
42
Выражение (4.6) можно записать следующим образом: 
(4.7.)
где y3′ = a1a0 , y2′ = a1a0 , y1′ = a1a0 , y1′ = a1a0 – выходы двухразрядного двоичного дешифратора. С учетом (4.7) функциональная схема мультиплексора приведена на рис. 4.50, а, его УГО – на рис. 4.50, б.
На рис. 4.51 показан пример построения комбинационного устройства сдвига на четырех мультипликаторах МUX 4–1, а в табл. 4.10 – закон его функционирования. При изменении адреса, например с a0 = 0 , a1 = 1 на
a0 = 1, a1 = 0 на выходах F3 – F0 появляется сдвинутый на один разряд влево код X.
Рис. 4.49.
43
Рис. 4.50.
С помощью мультиплексора можно реализовать любые булевы функции адресных переменных. Закон функционирования MUX 4–1 (рис. 4.50) отражен в табл. 4.11. Там же приведены значения функции у1 сложения по модулю 2 адресных переменных. Для реализации функции у1 необходимо на входы мультиплексора подать сигналы x0 = х3 = 0, х1 = x2 = 1 (рис. 4.52).
Таблица 11.
Таблица 12.
При необходимости увеличения числа входов xi мультиплексора можно применить, например, каскадное соединение. На рис. 4.53 приведен пример построения MUX 16–1 из MUX 4–1.
Рис. 4.51.
Рис. 4.52.
Рис. 4.53.
44
4.3.6. Схема сравнения
Схема сравнения, или компаратор (от англ, compare ─ сравнивать), операционный узел ЭВМ, предназначенный для сравнения двух чисел А и В. Результатом сравнения является обнаружение состояний А = В, А > В или А < В. Компоратор принимает два входных сигнала, А и В ─ однобитовые значения и выдвет 1 если они равны и 0 если они не равны.
Таблица 13.
По таблице истинности одноразрядного компаратора(табл. 4.13) можно записать:
и построить функциональную схему одноразрядного компаратора (рис. 4.54).
Многоразрядные числа сравнивают, начиная со старших разрядов. На выход многоразрядного компаратора передают результат сравнения самых старших из несовпадающих разрядов.
4.3.7. Двоичный сумматор и АЛУ
Сумматором называется операционный узел ЭВМ, предназначенный для сложения двоичных чисел. При сложении двух одноразрядных чисел А и В возможны следующие комбинации:
0+0 = 0, 1+0 = 1, 0+1 = 1, 1+1 = 10,
где «+» арифметическое сложение.
При А = B = 1 происходит перенос в старший разряд. Представляя числа А и В логическими переменными a0 и b0, получим таблицу истинности (табл. 4.13), где с1 –сигнал переноса, s0 – сумма.
Таблица 14.
По табл. 4.13 составим булевы функции:
Сумматор на 2 входа называется полусумматором (ПСМ). Функциональная схема ПСМ показана на рис. 4.55.
При сложении двух многоразрядных двоичных чисел полусумматор можно использовать только для младшего разряда. Во всех остальных разрядах складываются не 2, а 3 числа, поскольку может произойти перенос
45
сi со следующего за ним младшего разряда. Полный одноразрядный сумматор (ПОС) имеет 3 входа: ai, bi, ci, и два выхода si, и ci+1.
Рис. 4.54.
Рис. 4.55.
ПОС можно, например, построить на двух ПСМ (рис. 4.56, а). УГО ПОС приведено на рис. 4.56, б. Закон функционирования ПОС показан в табл. 4.14.
Таблица 15.
Из рис. 4.56, а следует si = ci pi = ci ai bi . Если нанести на карту
Карно – Вейча значения ci+1 из табл. 4.14, то после минимизации можно получить
Сумматор двух 4-разрядных двоичных чисел с последовательным переносом показан на рис. 4.57. Переносы с4, с3, с2, с1 вырабатываются во времени последовательно друг за другом, что приводит к увеличению времени суммирования многоразрядных чисел. Рассмотрим возможность реализации параллельного переноса.
46
Рис. 4.56.
Рис. 4.57.
Из рис. 4.56 можно записать
(4.8.)
Сигнал gi вырабатывается тогда, когда в данном разряде перенос образуется из-за комбинации входных переменных аi и bi. Поэтому gi называют функцией генерации (или образования) переноса.
Сигнал pi показывает, передается ли полученный в младшем разряде сигнал переноса ci на выход ci+1. Поэтому pi называется функцией распространения переноса.
Пользуясь выражением (4.8), выведем формулы для сигналов переноса: 
(4.9.)
(4.10.)
Подставив выражение (4.9) в (4.10), получим
(4.11)
Аналогично
(4.12.)
где
(4.13)
Рис. 4.58.
Из выражений (4.9) – (4.13) следует, что если из схемы ПОС вывести на выход промежуточные величины gi, pi, т. е. применительно к рис. 4.56, а
47
элементы D4 и D5 не ставить, а при тех же входах аi, bi, ci выходами сделать si, gi, pi, то все переносы с1, с2, с3, с4 будут получены одновременно (параллельно) через время задержки распространения сигнала на двух элементах И, ИЛИ. Четырехразрядный сумматор с параллельным переносом показан на рис. 4.58, где СУП – схема ускоренного переноса, реализующая булевы функции (4.9), (4.11), (4.12), (4.13).
Арифметико-логическое устройство ─содержит подобную схему ускоренного переноса. СУП выполняется также и в виде отдельной микросхемы, что позволяет, используя сигналы G и Р, строить 16-разрядный сумматор из 4-разрядных секций, одна из которых приведена на рис. 4.58. Секции (рис. 4.58) можно также включать последовательно, подключая c4 к с0 следующего более старшего сумматора. На рис. 4.59 приведено УГО АЛУ. АЛУ выполняет 16 логических и 16 арифметических операций над двумя 4- разрядными словами A = A3 A2 A1 A0 и B = B3 B2 B1 B0 .
Рис. 4.58.
АЛУ может работать в положительной и отрицательной логике. Микросхема имеет следующие входы и выходы: c0 – вход переноса; s0, s1, s2, s3– управляющие или селектирующие входы выбора функции; М – вход «Режим работы»: при М = 1 выполняются логические операции, при М = 0 – арифметические; F0 – F3 – четырехразрядный код результата арифметических или логических операций; с4 – выход переноса; Р – выход распространения переноса; G – выход образования (генерации) переноса; k – выход сравнения
(выход компаратора): при s3 = 0, s2=1, s1 = 1, s0 = 0 и A = B k=1.
Таблица 16.
В качестве примера на табл. 4.15 показано несколько арифметических и логических операций, выполняемых в положительной логике.
Арифметико-логическое устройство
48
Арифметико-логическое устройство (АЛУ) - центральная часть процессора, выполняющая арифметические и логические операции. АЛУ реализует важную часть процесса обработки данных. Она заключается в выполнении набора простых операций. Операции АЛУ подразделяются на три основные категории: арифметические, логические и операции над битами. Арифметической операцией называют процедуру обработки данных, аргументы и результат которой являются числами (сложение, вычитание, умножение, деление,...). Логической операцией именуют процедуру, осуществляющую построение сложного высказывания (операции И, ИЛИ, НЕ,...). Операции над битами обычно подразумевают сдвиги.
АЛУ состоит из регистров, сумматора с соответствующими логическими схемами и элемента управления выполняемым процессом. Устройство работает в соответствии с сообщаемыми ему именами (кодами) операций, которые при пересылке данных нужно выполнить над переменными, помещаемыми в регистры.
Арифметико-логическое устройство функционально можно разделить на две части :
а) микропрограммное устройство (устройство управления), задающее последовательность микрокоманд (команд); б) операционное устройство (АЛУ), в котором реализуется заданная последовательность микрокоманд (команд).
Рис. 1 Структурная схема АЛУ Структурная схема АЛУ и его связь с другими блоками машины
показаны на рисунке 1. В состав АЛУ входят регистры Рг1 - Рг7, в которых обрабатывается информация , поступающая из оперативной или пассивной памяти N1, N2, ...NS; логические схемы, реализующие обработку слов по микрокомандам, поступающим из устройства управления.
Закон переработки информации задает микропрограмма , которая записывается в виде последовательности микрокоманд A1,A2, ..., Аn-1,An. При этом различают два вида микрокоманд: внешние, то есть такие микрокоманды, которые поступают в АЛУ от внешних источников и вызывают в нем те или иные преобразования информации (на рис. 1 микрокоманды A1,A2,..., Аn), и внутренние, которые генерируются в АЛУ и воздействуют на микропрограммное устройство, изменяя естественный порядок следования микрокоманд. Например, АЛУ может генерировать
49